摘要： VHDL通过delta周期算法将信号赋值和进程评估分属不同阶段，确保了并发语言的确定性。信号赋值被延迟到下一delta周期，并在专用集合中原子性处理。而Verilog缺乏这种严格分离，非阻塞赋值仅影响事件激活的周期，未解决根本的非确定性问题。尽管VHDL存在共享变量等非确定性角落，但实践中信号通信已足够。反观Verilog，阻塞赋值在同步设计中仍易引发问题，非阻塞赋值虽能部分解决，但无法覆盖所有场景。这种差异源于VHDL信号机制与Verilog寄存器机制的架构区别，后者将通信与计算寄存器混淆，导致事件顺序不可预测。
讨论： VHDL与Verilog的比较讨论中，VHDL通过delta周期算法和并发进程设计有效避免了竞争条件，而Verilog的阻塞赋值在复杂场景下易引发问题。尽管SystemVerilog进行了部分改进，但其执行模型仍存在潜在的竞态条件。VHDL的类型系统更完善（如支持定点数扩展），而Verilog的类型系统较弱，需依赖设计规范。尽管VHDL在语言战争中处于下风，但其严谨性使其在FPGA设计、同步逻辑和确定性模拟中更具优势。
原文标题：VHDL’s Crown Jewel
原文链接：https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/
讨论链接：https://news.ycombinator.com/item?id=47570435